Verilog 如何定义宽度为32位的N总线

我想定义总线宽度为32位的大量总线

比如说

input [31:0] a0, a1, a2, .... aN;
input [31:0] b0, b1, b2, .... bN;
output [31:0] c0, c1, c2, .... cN;

c0 = a0 + b0;
c1 = a1 + b1;
.
.
cN = aN + bN;

---

如何通过迭代实现此代码？

Verilog生成是为解决此问题而设计的。如果您可以将未打包的阵列用于端口，则会更容易

语句需要包含在

首字母

或

始终

中，以暗示输出是触发器使用

始终@（posedge clk）

用于组合电路使用

始终*

module example (
  parameter N = 10
)(
input             clk,
input      [31:0] a [0:N],
input      [31:0] b [0:N],
output reg [31:0] c [0:N]
);

genvar i;
generate
for(i=0; i<=N; i++) begin
  always @(posedge clk) begin
      c[i] <= a[i] + b[i];
  end
end
endgenerate

endmodule

模块示例(
参数N=10
)(
输入时钟，
输入[31:0]a[0:N]，
输入[31:0]b[0:N]，
输出寄存器[31:0]c[0:N]
);
genvar i；
生成
对于（i=0；i如何使用数组并展平它们？
integer i;

always @(posedge clk) begin
  for(i=0; i<=N; i++) begin
    c[i] <= a[i] + b[i];
  end
end