Systemverilog代码错误:接近&引用;gmii“U接口”:语法错误,意外标识符,应为类
我看到一个编译错误:Systemverilog代码错误:接近&引用;gmii“U接口”:语法错误,意外标识符,应为类,verilog,system-verilog,uvm,Verilog,System Verilog,Uvm,我看到一个编译错误: // near " gmii_interface": Syntax error, unexpected IDENTIFIER, expecting class"// 在Model SIM中编译以下testcase.sv代码时: `include "D:/users/rajesh/GMII/interface.sv" `include "D:/users/rajesh/GMII/environment.sv" program testcase(gmiIInterface
// near " gmii_interface": Syntax error, unexpected IDENTIFIER, expecting class"//
在Model SIM中编译以下testcase.sv代码时:
`include "D:/users/rajesh/GMII/interface.sv"
`include "D:/users/rajesh/GMII/environment.sv"
program testcase(gmiIInterface tx_intf);
environment env;
initial begin
$display("\n########################################################");
$display("############# Start Verification ##################");
env = new(tx_intf);
env.build();
env.reset();
env.start();
env.waitforend();
env.report();
$display("\############# End Verification ###################");
$display("\#########################################################");
end
endprogram: testcase
相应的interface.sv文件代码如下:
//Component Name: Interface
// Date: June 14, 2014
interface gmii_Interface;
logic tx_en;
logic tx_er;
logic tx_clk;
logic [7:0] tx_data;
logic rx_en;
logic rx_er;
logic rx_clk;
logic [7:0] rx_data;
endinterface : gmii_Interface
我是SV初学者,任何帮助都将不胜感激。
gmiIInterface
与gmii\U Interface
不同