System verilog 在什么情况下我们必须使用'；净'；systemverilog中的数据类型？
据我所知，现在systemverilog中的'reg'类型可以用于assign语句 在旧的方式中，assign语句只使用“net”类型 所以我想知道什么样的信号应该是systemverilog中的“net”类型 更新1 从这里开始， 我可以找到一个接口声明System verilog 在什么情况下我们必须使用'；净'；systemverilog中的数据类型？,system-verilog,System Verilog,据我所知，现在systemverilog中的'reg'类型可以用于assign语句 在旧的方式中，assign语句只使用“net”类型 所以我想知道什么样的信号应该是systemverilog中的“net”类型 更新1 从这里开始， 我可以找到一个接口声明 interface intf #(parameter BW = 8)(input clk); logic read, enable; logic [BW -1 :0] addr,data; endinterface :intf 在这
interface intf #(parameter BW = 8)(input clk);
logic read, enable;
logic [BW -1 :0] addr,data;
endinterface :intf
在这里，我想知道为什么read和enable以及addr和data信号是声明的逻辑数据类型？有什么原因吗？为什么不使用reg或wire？当一个信号上有多个驱动器时，通常与一个双向端口结合使用，并且用于需要强度才能工作的交换机级设计。有关更多详细信息，请参阅 Anet当一个信号上有多个驱动器时，通常与一个双向端口结合使用，并且用于需要强度才能运行的交换机级设计。有关更多详细信息，请参阅 关于网络的使用，戴夫的回答几乎涵盖了这一点 根据IEEE标准1800-2012 关键字reg并不总是准确地描述用户意图，因为它 可能被认为意味着一个硬件寄存器。关键字逻辑是 更具描述性的术语。logic和reg表示相同的类型 有关逻辑用法的更多信息，请参见以下链接 (一)
2） 关于网络的使用，戴夫的回答几乎涵盖了这一点 根据IEEE标准1800-2012 关键字reg并不总是准确地描述用户意图，因为它 可能被认为意味着一个硬件寄存器。关键字逻辑是 更具描述性的术语。logic和reg表示相同的类型 有关逻辑用法的更多信息，请参见以下链接 (一) (二)