System verilog systemVerilog中的高斯噪声

我在用verilog写一个高斯噪声发生器

当输出为逻辑向量（16位）时，代码工作正常

但我需要这段代码与另一个使用真实输入的块通信

我尝试过$bitstoreal函数，但它不起作用，输出总是O

我所做的是在模块输入/输出声明中将输出[16,0]数据_out1替换为输出真实数据_out1，并添加“assign data_out1=$bitstoreal（data_out）；”数据_out是来自另一个模块的位向量

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任何帮助

数据输出应该是[15,0]到16位

[15,0]在Verilog/SystemVerilog中不是一个范围；使用列：`[15:0]`请您发布您迄今为止尝试过的代码。