Verilog中选通时钟的正确使用与设计_Verilog_Timing

Verilog中选通时钟的正确使用与设计

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Verilog中选通时钟的正确使用与设计,verilog,timing,Verilog,Timing,我有一个设计，我在Verilog上工作。在我的部分设计中，计数器由时钟递增-在计数器的输出锁存到并行负载移位寄存器之前，会发生半个时钟周期在某些情况下，我想稳住柜台。为此，我对时钟进行了选通： assign sync_gated = i_sync || !r_en; 这是组合逻辑，但我不认为有任何问题，因为计数器的输出有一个完整的时钟周期（我们在2MHz下运行）。几纳秒的传播延迟不会造成问题代码合成正常，但我得到以下警告： y中心/同步门控投资（y中心/同步门控投资1:O）| 无（）| x

我有一个设计，我在Verilog上工作。在我的部分设计中，计数器由时钟递增-在计数器的输出锁存到并行负载移位寄存器之前，会发生半个时钟周期

在某些情况下，我想稳住柜台。为此，我对时钟进行了选通：

assign sync_gated = i_sync || !r_en;

这是组合逻辑，但我不认为有任何问题，因为计数器的输出有一个完整的时钟周期（我们在2MHz下运行）。几纳秒的传播延迟不会造成问题

代码合成正常，但我得到以下警告：

y中心/同步门控投资（y中心/同步门控投资1:O）| 无（）| x中心/同步门控投资（x中心/同步门控投资1:O）| 无（）（x轴/r轴地址15）| 16| ---------------------------------------------+---------------------------------+-------+（*）这2个时钟信号由组合逻辑产生，以及 XST无法识别哪些是主时钟信号。请使用时钟信号约束指定时钟信号由组合逻辑生成

这个设计不好吗？若然，原因为何？或者我只需要在这里添加一些约束来保证编译器的安全

谢谢。

你不能“只是”关上钟。你可以得到各种各样的时钟工件。寻找如何为时钟选闸