Verilog:Reg未声明

这是reg分配的声明

reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter

但是在模块的最后一行，我得到了这个错误，它指向同一个reg赋值

ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared.

错误：HDLCompiler:69-“path.v”行58:未声明。

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有人能帮我吗，因为我对verilog的整个体验只是一本书：（

在verilog中，你只能在

总是
或
初始
块中为
reg
赋值。你还可以在总线名的错误一侧从你的
RGB
总线中提取位

reg [5:0] r;
always @(RGB) begin
    r = {bi7, RGB[15:11]};
end

请注意，在verilog中，代码中的参数名（如
bi7
）通常是用大写字母定义和编写的，以便于识别。
在verilog中，您只能为
始终
或
初始
块中的
reg
赋值。您还可以从
RGB中提取位总线位于总线名称的错误一侧

reg [5:0] r;
always @(RGB) begin
    r = {bi7, RGB[15:11]};
end

注意，在verilog中，代码中的参数名（如
bi7
）通常是用大写字母定义和编写的，以便于识别