Verilog Xilinx中的Xst 646警告是否应被忽略？

在我的代码中，我必须使用一些寄存器来存储一些值，以便在代码中做出决策。它们不直接从输入线获取值。 现在，我要

信号已分配但从未使用。此未连接的信号将 在优化过程中进行修剪

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我应该忽略这个警告吗？我的模拟工作正常。

简单的回答是：不，你不应该。答案很长（通常是）“视情况而定”

被检测为未使用的指定信号可能意味着您忘记连接模块的端口，或者错误地发送了信号名称。在这些情况下，您的设计可能不会按预期运行

另一方面，有一种结构通常会导致此警告：寄存器定义为N位，但实际仅使用了其中一些位（例如，设备中的8位控制寄存器，其中仅使用位0）。在这种情况下，可以安全地忽略警告。您的模拟将不受此影响

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因此，只要问问自己，这个特定的信号是否应该被设计中的任何其他部分使用（读取）。

简单的回答是：不，你不应该。答案很长（通常是）“视情况而定”

被检测为未使用的指定信号可能意味着您忘记连接模块的端口，或者错误地发送了信号名称。在这些情况下，您的设计可能不会按预期运行

另一方面，有一种结构通常会导致此警告：寄存器定义为N位，但实际仅使用了其中一些位（例如，设备中的8位控制寄存器，其中仅使用位0）。在这种情况下，可以安全地忽略警告。您的模拟将不受此影响

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因此，只要问问自己，设计中的任何其他部分是否应该使用（读取）该特定信号。

合成器只会删除所有逻辑和其下的任何内容，因此不会影响最终设计。但是，我非常同意@toolic的观点，除非您计划将来使用它们，否则您可能应该删除这些信号。至少把它们评论出来。这是一个很好的练习。这种按摩意味着你没有使用这些信号。如果您确实在使用它们，请将此消息视为错误。一个可能的原因可能是未达到状态，因此这些信号从未经过测试，或者是第二个条件始终为真/假，因此转换/输出生成不需要您的信号。合成器将删除所有逻辑和其下的任何内容，这样就不会影响您的最终设计。但是，我非常同意@toolic的观点，除非您计划将来使用它们，否则您可能应该删除这些信号。至少把它们评论出来。这是一个很好的练习。这种按摩意味着你没有使用这些信号。如果您确实在使用它们，请将此消息视为错误。一个可能的原因可能是未达到状态，因此这些信号从未被测试，或者第二个条件始终为真/假，因此转换/输出生成不需要您的信号。