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Verilog 如何覆盖$value$plusargs

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Verilog 如何覆盖$value$plusargs,verilog,system-verilog,Verilog,System Verilog,有没有一种方法可以通过在代码本身中执行而不是从模拟器命令传递参数来强制将值转换为返回值$value$plusargs 示例情况：我有一个用verilog编写的BFM，它在多个地方调用$value$plusargs。我想限制用户只执行一个特定的配置，该配置可以由$value$plusargs控制。我不能修改BFM，我不希望用户控制加号参数。我的想法是，我将编写一个包装器，并添加一些代码，以强制将这些参数加上特定的值。 那么，在verilog代码中是否有一种方法可以覆盖/强制任何特定参数的返回值va

有没有一种方法可以通过在代码本身中执行而不是从模拟器命令传递参数来强制将值转换为返回值
$value$plusargs

示例情况：我有一个用verilog编写的BFM，它在多个地方调用
$value$plusargs
。我想限制用户只执行一个特定的配置，该配置可以由
$value$plusargs
控制。我不能修改BFM，我不希望用户控制加号参数。我的想法是，我将编写一个包装器，并添加一些代码，以强制将这些参数加上特定的值。
那么，在verilog代码中是否有一种方法可以覆盖/强制任何特定参数的返回值
value$plusarg
？

LRM中没有任何方法允许您这样做。但是，您可以编写与系统任务/函数具有相同名称的PLI例程（即，在C/C++中），这将优先于系统任务/函数使用。如果你以前没有做过PLI应用程序，你应该得到Sutherland的书（0-7923-7658-7）