Warning: file_get_contents(/data/phpspider/zhask/data//catemap/2/visual-studio-2010/4.json): failed to open stream: No such file or directory in /data/phpspider/zhask/libs/function.php on line 167

Warning: Invalid argument supplied for foreach() in /data/phpspider/zhask/libs/tag.function.php on line 1116

Notice: Undefined index: in /data/phpspider/zhask/libs/function.php on line 180

Warning: array_chunk() expects parameter 1 to be array, null given in /data/phpspider/zhask/libs/function.php on line 181
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Verilog中带有生成循环的浮动输入端口

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Verilog中带有生成循环的浮动输入端口,verilog,Verilog,我有这样一个代码： genvar i; generate for (i=0; i<3; i=i+1) begin : label dut dut_inst ( .A (a[i]), .B (b[i]) ) end endgenerate genvari； 生成 对于（i=0；i如果您打算省略dut的一个实例，则将i的初始值设置为1： for(i=1; i<3; i=i+1) .... for（i=1；i您也可以在generate块中使用'i

我有这样一个代码：

genvar i;
generate
  for (i=0; i<3; i=i+1) begin : label
    dut dut_inst (
    .A (a[i]),
    .B (b[i])
    )
  end
endgenerate

genvari；
生成

对于（i=0；i如果您打算省略
dut
的一个实例，则将
i
的初始值设置为1：


for(i=1; i<3; i=i+1) ....



for（i=1；i您也可以在generate块中使用'if'语句


genvar i;
generate 
  for (i=0; i<3; i=i+1) begin : label
     if (i == 0)
        dut dut_inst (
           .A (),
           .B (b[i])
        );
     else 
        dut dut_inst (
           .A (a[i]),
           .B (b[i])
        );

   end
 endgenerate



genvari；
生成
对于（i=0；i