Fatal编程技术网
  • verilog/
  • 如何使用更新的输入重用verilog中的实例化模块

如何使用更新的输入重用verilog中的实例化模块

verilog

如何使用更新的输入重用verilog中的实例化模块,verilog,Verilog,我有一个模块： module abc( input in1, input in2, output in3 ); 在另一个主模块中实例化此模块： abc name_abc(in1, in2, out); 现在in1根据其他信号改变。据我所知，实例化会创建一个逻辑块，现在我想使用已经创建但具有不同输入或更新输入的块。有没有办法在verilog中做到这一点 我想做的是： abc name_abc(in1_updated, in2, out); 输入为连续时间信号。模块实例化不是方

我有一个模块：

module abc(
  input  in1,
  input  in2,
  output in3
);
在另一个主模块中实例化此模块：

abc name_abc(in1, in2, out);
现在in1根据其他信号改变。据我所知，实例化会创建一个逻辑块，现在我想使用已经创建但具有不同输入或更新输入的块。有没有办法在verilog中做到这一点

我想做的是：

abc name_abc(in1_updated, in2, out);
输入为连续时间信号。模块实例化不是方法调用，而是不断执行逻辑，因此1值中
的任何更改都将直接传递给实例
name\u abc

如果您打算使用相同的模块（硬件），但能够在2个数据流之间切换，则在其前面暗示一个mux


wire   connect_to_abc_in;
assign connect_to_abc_in = (select) ? in1 : in1_alternative ;



@Preets如果您已经学会编程转换为HDL（Verilog/VHDL），可能会非常不和谐，语法可能很熟悉，但含义和含义却大不相同。持之以恒，努力享受学习新技能的乐趣。以下是关于问题答案的完整代码。然而，我不知道为什么Icarus Verilog给出了接线逻辑的
隐式定义。我看不到VCS有任何警告。@VictorLyuboslavsky，你在
@e19293001中的
connet_to_abc_中有一个打字错误，明白了。现在修好了。