Systemverilog中的双向分配_Verilog_System Verilog_Assign

Systemverilog中的双向分配

verilog system-verilog

Systemverilog中的双向分配,verilog,system-verilog,assign,Verilog,System Verilog,Assign,我需要创建与inout引脚一起工作的mux块。我的模块有n个输入和n个输出，我希望能够切换在不同的输出之间我目前面临的问题是，我需要用我没有插针。因此，如果我的输出引脚向下拉，则 mux将看到这一点。这不适用于常见的assign语句，因为它只能朝一个方向写。我尝试了alias语句，它工作原理类似于双向赋值，但我不能将其与mux的if语句结合使用我想做的是： alias net_out = (config) ? net1 : net2; 我创造了一个例子提前感谢,， Patric

我需要创建与inout引脚一起工作的mux块。我的模块有n个输入和n个输出，我希望能够切换在不同的输出之间

我目前面临的问题是，我需要用我没有插针。因此，如果我的输出引脚向下拉，则 mux将看到这一点。这不适用于常见的assign语句，因为它只能朝一个方向写。我尝试了alias语句，它工作原理类似于双向赋值，但我不能将其与mux的if语句结合使用

我想做的是：

alias net_out = (config) ? net1 : net2;

我创造了一个例子

提前感谢,，

Patrick

您可以使用双向

tran

原语，这正是在MOS硬件中实现这一点的方式

tranif1(net_out, net1, config);
tranif0(net_out, net2, config);

如果你想在硬件上做到这一点，这必须是你的技术所支持的。大多数FPGA不支持这一点

但是，如果此

config

信号是一个参数而不是变量，则可以将

alias

语句与generate if一起使用

if(config)
  alias net_out = net1;
else
  alias net_out = net2;