PAD符号“；r<；3>&引用；有一个未定义的IOS标准-Verilog

我在用Verilog编写Booth乘法器代码 我得到以下错误

PAD symbol "r<3>" has an undefined IOSTANDARD
PAD symbol "r<3>" is not constrained (LOC) to a specific location.

---

我刚刚成功地模拟了这个设计：它编译并运行了一段时间，但是，请记住，您没有发布测试台，一切都是

x

。我还设法生成了一个编程文件

怎么样

• 退出ISE
• 重新启动
• 关闭项目和
• 创建一个全新的项目

---

在你现有的项目中可能潜藏着某种东西导致了这种情况

多谢各位。成功了。但我还是不明白这个问题。我所做的正是你所说的。我认为问题识别也是必要的。我认为很难找到具体的问题。根据我使用任何供应商的FPGA工具的经验，有时这些工具会进入一些有趣的状态，而摆脱这种状态的最快、最简单的方法是删除项目并重新开始。这就是post place&route模拟？我记忆中的这个模拟ucf文件是自动生成的。对不起我的英语。

module boothMulti( r, q, product 
    );
    input [3:0] r, q;           // Declaration of r[r shows error.]
    output reg [7:0] product;
    reg [8:0] a, b, p;
    reg [5:0] c;
    integer i;

    always@(q or r) begin       // r used here
        a[0]=0;
        b[0]=0;
        p[0]=0;

//setting up c
        c[0]=0;
        c[4:1]=r;               // r used here

//setting up a
        a[4:1]=q[3:0];
        a[8:5]=4'b0000;
        if(q[3]==0) begin a[8:5]=4'b0000; end
        else begin a[8:5]=4'b1111; end

//setting up b
        b[4:1]=((~q)+4'b0001);
        if(b[4]==0) begin b[8:5]=4'b0000; end
        else begin b[8:5]=4'b1111; end

//setting up p
        p[8:1]=8'b00000000;

    for( i=1; i<5; i=i+1) begin         
        case({c[i],c[i-1]})
            2'b0_0:begin
                    a=a<<<1; b=b<<<1;
                    end
            2'b0_1:begin
                    p=p+a;
                    a=a<<<1; b=b<<<1;
                    end
            2'b1_0:begin
                    p=p+b;
                    a=a<<<1; b=b<<<1;
                    end
            2'b1_1:begin
                    a=a<<<1; b=b<<<1;
                    end
            endcase
        end                 //end for loop
        product[7:0]=p[8:1];
    end                     //end always@
endmodule