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使用'<='；verilog中的运算符

verilog system-verilog

使用'<='；verilog中的运算符,verilog,system-verilog,hdl,Verilog,System Verilog,Hdl,有人能解释一下为什么这个模块在我们使用时不能工作吗 在组合逻辑的情况下，赋值有“=”，顺序块有” 在组合逻辑的情况下，有“=”用于赋值，对于顺序块，我们有“，正如Cthulhu所说的=是块，这意味着在进入下一行代码之前将对语句进行评估 always @* begin a = b & c; d = e & f; g = a & d ; end 上述示例与以下示例相同： always @* begin g = b & c & e &

有人能解释一下为什么这个模块在我们使用时不能工作吗
  • 在组合逻辑的情况下，赋值有
    “=”
    ，顺序块有
    ”

  • 在组合逻辑的情况下，有
    “=”
    用于赋值，对于顺序块，我们有
    “，正如Cthulhu所说的
    =
    是块，这意味着在进入下一行代码之前将对语句进行评估
    

    always @* begin 
  a = b & c;
  d = e & f;
  g = a & d ;
end

    
上述示例与以下示例相同：
    

    always @* begin
  g = b & c & e & f;
end

    

    然而，如果我们切换到使用
    ，正如Cthulhu所说的
    =
    是阻塞的，这意味着在进入下一行代码之前将对语句进行评估
    

    always @* begin 
  a = b & c;
  d = e & f;
  g = a & d ;
end

    
上述示例与以下示例相同：
    

    always @* begin
  g = b & c & e & f;
end

    

    但是，如果我们切换到使用
    你能给我一个例子吗？你在哪里看到答案中的链接？你在使用上面创建的组合电路不使用
    你能给我一个例子吗？你在哪里看到答案中的链接？你在使用上面创建的组合电路不使用