Vhdl 8输入与非门

我的任务是使用for循环制作一个8输入与非门

这就是我到目前为止所做的：

entity NANDGATE is 
    port ( 
        A: in  std_logic_vector (7 downto 0);  
        X: out std_logic
    );
end entity;

architecture behavioral of NANDGATE is
begin
    process (A)  
    begin
        op <= ’0′;   
        for i in 7 downto 0 loop 
            if inp(i) = ’0′ then  
                op <=’1′;
            end if;
        end loop;
    end process;
end architecture behavioral;

实体与非门是
港口（
A：标准逻辑向量（7到0）；
X：输出标准逻辑
);
终端实体；
NANDGATE的体系结构是
开始
过程（A）
开始
op如果您使用的是VHDL 2008，只需编写：

如何与C++相关？垃圾标签不会给你更多的答案，但会有更多的否决票，你的问题会被关闭。而且你没有问任何问题。在你的过程中，你使用
op
而不是
x
作为作业目标，并评估
inp
而不是
a
。注
op
和
inp
均未声明或显示。您缺少上下文子句，并且代码中还包含非ISO 8859-1字符，而不是字符文字“1”和“0”中的撇号。for循环if语句可以有一个exit语句，用于在查找
A
的第一个“0”元素时停止执行。你有具体的问题吗？标签也不合适。请参阅“请求家庭作业帮助的问题必须包括您迄今为止为解决问题所做工作的摘要，以及您解决问题的困难描述。”你没有问任何具体的问题，也没有描述你在作业中遇到的困难。注意作业中关于使用for循环的部分。