Vhdl 无法合成信号电流，同步描述错误

我在Xillinx中合成此代码时出错。此错误是：

分析库中的实体（架构）。
错误：Xst:827-“C:/Xilinx92i/Parking/Parking.vhd”第43行：无法合成信号电流，同步描述错误

实体停车场是一个港口(
A、 B、复位：在标准逻辑中；
容量：输出标准逻辑向量（7到0）；
末端停车；
停车场的建筑是
类型状态为（NoChange、Aseen、Bseen、ABseen、BAseen、输入、输出、Din、Dout）；
信号电流，nxt：状态；
信号计数器：标准逻辑向量（7到0）：=“00000000”；
开始
p1：过程（A、B、复位）
开始
如果重置='1'，则
当前错误“错误同步描述”通常意味着您描述了硬件中不存在的寄存器（时钟元素）

对于您的代码，您有：

if(A'event and A='1') then
   current <= nxt;
end if;

if(A'event and A='0') then
    current <= nxt;
end if;

-- etc

如果（A'event and A='1'），那么
在这个程序中，我将有两个信号A和B作为时钟。如果你需要有多个时钟信号，每个时钟将需要有自己的进程，设置/清除信号，然后可以由其他进程监控。您不能执行您在代码中编写的操作。@mahsa93是A和B真正的时钟还是它们是时钟启用的？您也不能描述优先级低于时钟边缘的异步重置。你能给我们画一个a，B和电流的波形吗？
if(A'event and A='1') then
   current <= nxt;
end if;

if(A'event and A='0') then
    current <= nxt;
end if;

-- etc

process (clk)   
begin
    if (rising_edge(clk)) then
        if (a = '1') then
            current <= nxt;
        elsif (a = '0') then
            current <= nxt;
        end if;
    end if;
end process;