Vhdl 如何使用二维数组在实体中定义输入？
我想在一个实体中用Vhdl 如何使用二维数组在实体中定义输入？,vhdl,Vhdl,我想在一个实体中用2D数组定义一个输入，我该怎么做 我试图用这个代码定义一个d输入 ENTITY ShRegister IS port( clk,rst:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic ); END ENTITY ShRegister; 但是不起作用我找到了答案。。为Knowledge编写包BUFFON IS type input\u arrray\u t是整数
2DdENTITY ShRegister IS
port(
clk,rst:in std_logic;
d:in std_logic_vector(3 downto 0);
q:out std_logic
);
END ENTITY ShRegister;
但是不起作用我找到了答案。。为Knowledge
编写包BUFFON IS type input\u arrray\u t是整数范围-15到15的数组（3到0,0到3）；端包布丰；实体ShRegister是端口（clk，rst:标准逻辑中；d:标准逻辑中；q:标准逻辑外）；最终实体登记员希望你能理解。你应该回答自己的问题，然后接受答案；）我找到了答案。。为Knowledge编写包BUFFON IS type input\u arrray\u t是整数范围-15到15的数组（3到0,0到3）；端包布丰；实体ShRegister是端口（clk，rst:标准逻辑中；d:标准逻辑中；q:标准逻辑外）；最终实体登记员希望你能理解。你应该回答自己的问题，然后接受答案；）