Vhdl 时间型常数的Verilog等价物_Vhdl_Verilog

Vhdl 时间型常数的Verilog等价物

vhdl verilog

Vhdl 时间型常数的Verilog等价物,vhdl,verilog,Vhdl,Verilog,在VHDL中是否有与以下语句等效的Verilog？我有一些需要时间值的通用端口 constant TIME_C : time := 10 ms; 我试着把它作为一种猜测，但它失败了 localparam TIME_C = 10 ms; “ms”在Verilog中似乎不是一个保留关键字，但我的IDE编辑器将其突出显示为蓝色，因此我想可能有一种方法…您可以这样做： `timescale 1ms/1ms module foo(); localparam TIME_C = 10; ...

在VHDL中是否有与以下语句等效的Verilog？我有一些需要时间值的通用端口

constant TIME_C : time := 10 ms;

我试着把它作为一种猜测，但它失败了

localparam TIME_C = 10 ms;

“ms”在Verilog中似乎不是一个保留关键字，但我的IDE编辑器将其突出显示为蓝色，因此我想可能有一种方法…

您可以这样做：

`timescale 1ms/1ms

module foo();
  localparam TIME_C = 10;
  ...
endmodule

在Verilog中，理解表示时间的变量或常量只是没有任何上下文的数值是很重要的。当前模块的时间刻度决定了如何解释该值。在上面的示例代码中，

#TIME_C

将创建10ms的延迟，因为TIME_C等于10，时间刻度为1ms

如果必须向模块的端口提供时间值，请确保知道模块的时间刻度（如果指定）

仅供参考，SystemVerilog添加了一些与指定时间和时间刻度相关的功能