Vhdl 实体在Modelsim仿真中没有体系结构

我不熟悉使用VHDL进行FPGA设计，我陷入了测试台模拟的问题中：每次我尝试模拟我的模型（测试台由测试台编写者给出）时，我都会遇到以下错误，这让我发疯：

错误：（vsim-3173）实体>'C:/intelFPGA_lite/progetto_dsp/simulation/modelsim/rtl_work。progetto_dsp_top_vhd_t>st'没有体系结构

我的模型是一个简单的相位频率检测器（PFD），我只想模拟它在不同输入信号下的行为

在发布我的测试台代码之后，我对自动生成的代码所做的唯一更改是添加了A和B信号（我制作的信号类似于不同频率的时钟信号）

ieee库；
使用ieee.std_logic_1164.all；
实体progetto_dsp_top_vhd_tst是
结束程序\u dsp\u top\u vhd\u tst；
progetto_dsp_top_的架构progetto_dsp_top_vhd_tst是
--常数
恒定周期_A：时间：=10 ps；
恒定周期_B：时间：=20ps；
--信号
信号A:STD_逻辑；
信号B：标准逻辑；
信号高：标准逻辑；
信号QA:STD_逻辑；
信号QB:STD_逻辑；
组件程序\u dsp\u顶部
港口(
答：标准逻辑；
B：标准逻辑；
高：在标准逻辑中；
缓冲区标准逻辑；
缓冲区标准逻辑
);
端部元件；
--给一代人发信号
过程
开始
答,，
QB=>QB
);
初始化：进程
--变量声明
开始
--只执行一次的代码
等待
结束进程初始化；
始终：过程
--可选灵敏度列表
-- (        )                                                 
--变量声明
开始
--代码针对敏感度列表上的每个事件执行
等待
始终结束过程；
端部程序，顶部拱门；

在

BEGIN

之前的体系结构声明部分中，未标记的流程语句前面有注释

--信号A生成

和

--信号B生成

，将体系结构声明部分与体系结构声明部分分开。

BEGIN

位于中的正确位置。此错误应显示在Modelsim控制台日志中。显示所有错误消息。考虑一下他们的错误数。

LIBRARY ieee;                                               
USE ieee.std_logic_1164.all;                                

ENTITY progetto_dsp_top_vhd_tst IS
END progetto_dsp_top_vhd_tst;
ARCHITECTURE progetto_dsp_top_arch OF progetto_dsp_top_vhd_tst IS
-- constants    
constant period_A : time := 10 ps;
constant period_B : time := 20 ps;                                             
-- signals                                                   
SIGNAL A : STD_LOGIC;
SIGNAL B : STD_LOGIC;
SIGNAL High : STD_LOGIC;
SIGNAL QA : STD_LOGIC;
SIGNAL QB : STD_LOGIC;
COMPONENT progetto_dsp_top
    PORT (
    A : IN STD_LOGIC;
    B : IN STD_LOGIC;
    High : IN STD_LOGIC;
    QA : BUFFER STD_LOGIC;
    QB : BUFFER STD_LOGIC
    );
END COMPONENT;

--signal A generation
process
    begin
        A <= '1';
        wait for period_A/2;
        A <= '0';
        wait for period_A/2;
    end process;
     
--signal B generation
process
    begin
        B <= '1';
        wait for period_B/2;
        B <= '0';
        wait for period_B/2;
    end process;

BEGIN
    i1 : progetto_dsp_top
    PORT MAP (
-- list connections between master ports and signals
    A => A,
    B => B,
    High => High,
    QA => QA,
    QB => QB
    );
init : PROCESS                                               
-- variable declarations                                     
BEGIN                                                        
        -- code that executes only once                      
WAIT;                                                       
END PROCESS init;                                           
always : PROCESS                                              
-- optional sensitivity list                                  
-- (        )                                                 
-- variable declarations                                      
BEGIN                                                         
        -- code executes for every event on sensitivity list  
WAIT;                                                        
END PROCESS always;                                          
END progetto_dsp_top_arch;