Vhdl 如何更改sim卡中的时钟周期_Vhdl

Vhdl 如何更改sim卡中的时钟周期

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Vhdl 如何更改sim卡中的时钟周期,vhdl,Vhdl,我想把我的时钟周期从0,1ns改为5ns。现在有人知道怎么做了吗据我所知，您希望更改时间线属性，但不希望更改时钟周期。因此，您应该在时间线上单击（鼠标右键），选择网格和时间线属性，然后选择必要的值这是VHDL问题还是Modelsim问题？可以在Modelsim中生成时钟吗？如果是这样的话，用VHDL创建一个测试台来生成输入刺激会更容易吗？我想我们需要更多的信息。如果您的时钟发生器是clk，这是一个ModelSim问题。我不知道如何配置软件来改变周期。编写一个测试台并以这种方式生成时钟是一个更

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据我所知，您希望更改时间线属性，但不希望更改时钟周期。因此，您应该在时间线上单击（鼠标右键），选择网格和时间线属性，然后选择必要的值

这是VHDL问题还是Modelsim问题？可以在Modelsim中生成时钟吗？如果是这样的话，用VHDL创建一个测试台来生成输入刺激会更容易吗？我想我们需要更多的信息。如果您的时钟发生器是

clk，这是一个ModelSim问题。我不知道如何配置软件来改变周期。编写一个测试台并以这种方式生成时钟是一个更好的主意。这样你就可以完全控制，而不受特定技术的束缚。我断断续续地设计集成电路和FPGA已经27年了。我想至少是23岁，因为我做了和你想做的相似的事情；这是非常老式的。