Vhdl VIVADO测试台正在输出一个错误，表示top是一个黑匣子

我试图通过编写一个非常简单的SOP来学习如何使用FPGA。上面的文件工作得很好，当我生成比特流并将代码放到开发板上时，一切都正常工作。但后来我想测试模拟（我知道我以前应该做过，但我只是测试功能来学习），当测试台运行时，我只看到我在测试台中声明的信号。我在一些论坛上发现，您需要链接测试台和顶部文件，我这样做了，但它仍然没有将它们链接在一起

首要文件：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity TOP is
    Port ( 
        SW      : in    STD_LOGIC_VECTOR (3 downto 0);
        LED     : out   STD_LOGIC_VECTOR (1 downto 0)
        
        );
end TOP;

architecture Behavioral of TOP is

begin


LED(0) <= (NOT(SW(3)) AND SW(2) AND NOT(SW(1)) AND NOT(SW(0))) OR (SW(3) AND NOT(SW(2)) AND NOT(SW(1)) AND NOT(SW(0))) OR (SW(3) AND NOT(SW(2)) AND NOT(SW(1)) AND SW(0)) OR (SW(3) AND SW(2) AND NOT(SW(1)) AND NOT(SW(0)))OR (SW(3) AND SW(2) AND NOT(SW(1)) AND SW(0)) OR (SW(3) AND SW(2) AND SW(1) AND NOT(SW(0)));
end Behavioral;

IEEE库；
使用IEEE.STD_LOGIC_1164.ALL；
实体顶部是
港口（
SW：标准逻辑向量（3到0）；
LED：输出标准逻辑向量（1到0）
);
端顶；
TOP is的架构
开始
发光二极管（0）开关，
发光二极管=>发光二极管
);
模拟过程：过程
开始
SW（3到0）当Testbench1中未提供配置规范，也未将配置声明用作设计的顶部时，存在默认绑定指示。在库声明可见的任何引用库中都找不到TOP1（您声明了实体TOP，
库工作；
隐式声明）。在Testbench1的体系结构中，将对TOP1的引用更改为TOP。在VHDL中解除组件绑定是合法的，这就是为什么您可以进行模拟而不获得任何输出。非常感谢您的努力。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;



entity TestBench1 is
--  Port ( );
end TestBench1;

architecture Behavioral of TestBench1 is

component TOP1 is
    Port ( 
        SW      : in    STD_LOGIC_VECTOR (3 downto 0);
        LED     : out   STD_LOGIC_VECTOR (1 downto 0)
        );
end component;


signal SW      :     STD_LOGIC_VECTOR (3 downto 0);
signal LED     :     STD_LOGIC_VECTOR (1 downto 0);


begin


uut: TOP1 PORT MAP(
    SW => SW,
    LED => LED
    );
    

simulation_process :process
begin
    SW(3 downto 0) <= "0000";
    wait for 100ns;
    SW(3 downto 0) <= "1000";
    wait;

end process;


end Behavioral;