Vhdl Modelsim/Questasim单元延迟仿真_Vhdl_Modelsim_Questasim

Vhdl Modelsim/Questasim单元延迟仿真

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Vhdl Modelsim/Questasim单元延迟仿真,vhdl,modelsim,questasim,Vhdl,Modelsim,Questasim,我想使用Questasim 10.1启动一个单元延迟RTL模拟。我看过如何编译设计，我看到有一个选项+delay\u mode\u unit用于编译verilog文件。我的设计是vhdl 这种设计有选择吗？通过参考第7章单元库，您可以了解Modelsim如何支持各种Verilog ASIC和FPGA单元库。单元延迟模式在手册中一页之后解释关于VHDL，我找不到Modelsim得到确认支持的类似部分。但是，在第14章VHDL重要SDF中，您可以找到如何仅为重要单元启用计时。有关更多帮助，请阅读以

我想使用Questasim 10.1启动一个单元延迟RTL模拟。我看过如何编译设计，我看到有一个选项

+delay\u mode\u unit

用于编译

verilog

文件。我的设计是

vhdl

这种设计有选择吗？

通过参考第7章单元库，您可以了解Modelsim如何支持各种Verilog ASIC和FPGA单元库。单元延迟模式在手册中一页之后解释

关于VHDL，我找不到Modelsim得到确认支持的类似部分。但是，在第14章VHDL重要SDF中，您可以找到如何仅为重要单元启用计时。有关更多帮助，请阅读以下章节

SDF-to-VHDL-Generic Matching

另外，关于如何为VHDL进行工作设置，请参见第6章“重要用途和法规遵从性”。

通过参考第7章“单元库”，您可以了解Modelsim如何支持各种Verilog ASIC和FPGA单元库。单元延迟模式在手册中一页之后解释

SDF-to-VHDL-Generic Matching

另外，请参阅第6章“重要用法和法规遵从性”，了解如何为VHDL进行工作设置