在VHDL上的2个七段显示器上显示不同的数字（Spartan 3）
我们有一个关于解码的作业。4个输入开关（二进制组合），并将相应的开关组合显示为4个LED，将十进制值显示为1个七段。并将这些二进制组合转换为灰色代码（也可为4位），并将相应的4-LED和十进制值显示为17段 我已经有了K映射的解决方案，但我的主要问题是在两个段上打印不同的数字。我的问题是，它显示最后解析的代码。它们对七段具有相同的输出 这是我的密码在VHDL上的2个七段显示器上显示不同的数字（Spartan 3）,vhdl,xilinx-ise,spartan,Vhdl,Xilinx Ise,Spartan,我们有一个关于解码的作业。4个输入开关（二进制组合），并将相应的开关组合显示为4个LED，将十进制值显示为1个七段。并将这些二进制组合转换为灰色代码（也可为4位），并将相应的4-LED和十进制值显示为17段 我已经有了K映射的解决方案，但我的主要问题是在两个段上打印不同的数字。我的问题是，它显示最后解析的代码。它们对七段具有相同的输出 这是我的密码 entity BinaryToGrey is Port ( Bin : in STD_LOGIC_VECTOR (3 downto 0);
entity BinaryToGrey is
Port ( Bin : in STD_LOGIC_VECTOR (3 downto 0);
BinLed: out STD_LOGIC_VECTOR (3 downto 0);
Enable: in STD_LOGIC_VECTOR (3 downto 0);
Segment: out STD_LOGIC_VECTOR (6 downto 0);
Grey : inout STD_LOGIC_VECTOR (3 downto 0));
end BinaryToGrey;
architecture Behavioral of BinaryToGrey is
begin
Grey(3) <= Bin(3);
Grey(2) <= Bin(3) XOR Bin(2);
Grey(1) <= Bin(2) XOR Bin(1);
Grey(0) <= Bin(1) XOR Bin(0);
process(Bin)
begin
case Bin is
when "0000"=> BinLed <="0000"; -- '0'
when "0001"=> BinLed <="0001"; -- '1'
when "0010"=> BinLed <="0010"; -- '2'
when "0011"=> BinLed <="0011"; -- '3'
when "0100"=> BinLed <="0100"; -- '4'
when "0101"=> BinLed <="0101"; -- '5'
when "0110"=> BinLed <="0110"; -- '6'
when "0111"=> BinLed <="0111"; -- '7'
when "1000"=> BinLed <="1000"; -- '8'
when "1001"=> BinLed <="1001"; -- '9'
when "1010"=> BinLed <="1010"; -- 'A'
when "1011"=> BinLed <="1011"; -- 'b'
when "1100"=> BinLed <="1100"; -- 'C'
when "1101"=> BinLed <="1101"; -- 'd'
when "1110"=> BinLed <="1110"; -- 'E'
when others => BinLed <="1111"; -- 'F'
end case;
end process;
process(Bin,Enable)
begin
Enable(0) = '0';
Enable(1) = '1';
Enable(2) = '1';
Enable(3) = '0';
case Bin is
when "0000"=> Segment <="1111110"; -- '0'
when "0001"=> Segment <="0110000"; -- '1'
when "0010"=> Segment <="1101101"; -- '2'
when "0011"=> Segment <="1111001"; -- '3'
when "0100"=> Segment <="0110011"; -- '4'
when "0101"=> Segment <="1011011"; -- '5'
when "0110"=> Segment <="1011111"; -- '6'
when "0111"=> Segment <="1110000"; -- '7'
when "1000"=> Segment <="1111111"; -- '8'
when "1001"=> Segment <="1111011"; -- '9'
when "1010"=> Segment <="1110111"; -- 'A'
when "1011"=> Segment <="0011111"; -- 'b'
when "1100"=> Segment <="1001110"; -- 'C'
when "1101"=> Segment <="0111101"; -- 'd'
when "1110"=> Segment <="1001111"; -- 'E'
when others => Segment <="1001011"; -- 'F'
end case;
end process;
process(Grey,Enable)
begin
Enable(0) = '0';
Enable(1) = '1';
Enable(2) = '1';
Enable(3) = '0';
case Grey is
when "0000"=> Segment <="1111110"; -- '0'
when "0001"=> Segment <="0110000"; -- '1'
when "0010"=> Segment <="1101101"; -- '2'
when "0011"=> Segment <="1111001"; -- '3'
when "0100"=> Segment <="0110011"; -- '4'
when "0101"=> Segment <="1011011"; -- '5'
when "0110"=> Segment <="1011111"; -- '6'
when "0111"=> Segment <="1110000"; -- '7'
when "1000"=> Segment <="1111111"; -- '8'
when "1001"=> Segment <="1111011"; -- '9'
when "1010"=> Segment <="1110111"; -- 'A'
when "1011"=> Segment <="0011111"; -- 'b'
when "1100"=> Segment <="1001110"; -- 'C'
when "1101"=> Segment <="0111101"; -- 'd'
when "1110"=> Segment <="1001111"; -- 'E'
when others => Segment <="1001011"; -- 'F'
end case;
end if;
end process;
end Behavioral;
实体BinaryToGrey是
端口（Bin：标准逻辑向量（3到0）；
BinLed：输出标准逻辑向量（3到0）；
启用：在标准逻辑向量中（3到0）；
段：输出标准逻辑向量（6到0）；
灰色：输入输出标准逻辑向量（3到0）；
末端双晶；
BinaryToGrey的架构是
开始
格雷（3）代码中有几个错误
1）启用
是一个输入，但有分配给它。如果该信号用于选择7段显示器，则它必须是一个输出
Enable: out STD_LOGIC_VECTOR (3 downto 0);
2）两个进程驱动相同的段
信号。任务应该在一个进程中，并且应该多路传输
创建一个选择信号，并在每个时钟周期切换它。您还需要一个时钟输入。（注意：我没有显示Select
信号的生成）
选择显示2时：
Enable(0) <= '0';
Enable(1) <= '1';
Enable(2) <= '0';
Enable(3) <= '0';
Enable(0) <= '0';
Enable(1) <= '0';
Enable(2) <= '1';
Enable(3) <= '0';
使用VHDL的一个积极方面是，声明可以讲述精彩的故事。端口启用
处于模式。见IEEE标准1076-2008 6.5.2接口对象声明第14段（部分）。。。在里面允许读取接口对象的值，但不得通过简单波形分配、条件波形分配、选定波形分配、并发信号分配或变量分配来更新。。。应具有强制重量，见1.3.1。谢谢ahmedus爵士！意识到我的enable输出数据类型的错误（将其用作我的段的阳极enable）。另外，使用时钟作为不同段的启用！谢谢。：）如果我能帮忙，我很高兴。
Enable(0) <= '0';
Enable(1) <= '0';
Enable(2) <= '1';
Enable(3) <= '0';
process(Bin,Grey)