如何在VHDL测试台上模拟按钮？

我有一个用VHDL实现的基本莫尔斯电码解码器设计。它在FPGA板上工作正常，但在测试台上不工作

我猜按钮有问题，但我不确定

我试过在测试台上玩时钟，但没有用

项目测试的架构行为是
--被测单元（UUT）的组件声明
组件实验室项目
港口(
字符：标准逻辑向量（4到0）；
保存：在标准逻辑中；
开始读取：在标准逻辑中；
clk：标准逻辑中；
p_out：输出标准逻辑
);
端部元件；
--投入
信号字符：标准逻辑向量（4到0）：=（其他=>'0'）；
信号保存：标准逻辑：='0'；
信号开始读取：标准逻辑：='0'；
信号时钟：标准逻辑：='0'；
--输出
信号p_输出：标准逻辑：='0'；
--时钟周期定义
恒定clk_周期：时间=2 ns；
恒定等待时间：时间：=10纳秒；
开始
--实例化被测单元（UUT）
uut:LabProject端口图(
char=>char，
保存=>保存，
开始读取=>开始读取，
时钟=>clk，
p_out=>p_out
);
--时钟进程定义
clk_流程：流程
开始
clk由于您没有显示所有内容，我们可以假设您的问题是什么。你应该展示你的UUT。我猜罪犯会在那里被找到。VHDL模拟器依赖于正确设计的灵敏度列表，而真正的硬件则不在乎。MFRO是正确的。您可以查看UUT内部信号。您可以有一个未初始化的，保留“U”值的。这只是一个猜测，直到我们可以看到你的代码。因为你没有显示所有内容，我们可以假设你的问题是什么。你应该展示你的UUT。我猜罪犯会在那里被找到。VHDL模拟器依赖于正确设计的灵敏度列表，而真正的硬件则不在乎。MFRO是正确的。您可以查看UUT内部信号。您可以有一个未初始化的，保留“U”值的。这只是一个猜测，直到我们可以看到你的代码。