测试台波形不再在Xilinx上…需要VHDL指导

主要更新。没有关系。我发现了一个旧版本的XILINX ISE套件，它的形式是TORRENT。旧版本具有测试台波形。我真的不喜欢他们中断某些应用程序的商业模式，因为这些应用程序使流程更容易

我的问题是，我正在使用一个简单的机器原理图电路，并试图在特定条件下显示波形。但是，我使用的是最新的Xilinx ISE，它没有测试台波形，我似乎无法在Windows 8.1上下载旧版本

我一直在努力学习正确的VHDL。这是我已经生成的VHDL

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
LIBRARY UNISIM;
USE UNISIM.Vcomponents.ALL;
ENTITY top_top_sch_tb IS
END top_top_sch_tb;
ARCHITECTURE behavioral OF top_top_sch_tb IS 

   COMPONENT top
   PORT( Q1 :   OUT STD_LOGIC; 
          RCO   :   OUT STD_LOGIC; 
          INPUT :   IN  STD_LOGIC; 
          PRE   :   IN  STD_LOGIC; 
          CLK   :   IN  STD_LOGIC; 
          Q0    :   OUT STD_LOGIC);
   END COMPONENT;

   SIGNAL Q1    :   STD_LOGIC;
   SIGNAL RCO   :   STD_LOGIC;
   SIGNAL INPUT :   STD_LOGIC;
   SIGNAL PRE   :   STD_LOGIC;
   SIGNAL CLK   :   STD_LOGIC;
   SIGNAL Q0    :   STD_LOGIC;

BEGIN

   UUT: top PORT MAP(
        Q1 => Q1, 
        RCO => RCO, 
        INPUT => INPUT, 
        PRE => PRE, 
        CLK => CLK, 
        Q0 => Q0
   );

-- *** Test Bench - User Defined Section ***
   tb : PROCESS
   BEGIN
      WAIT; -- will wait forever
   END PROCESS;
-- *** End Test Bench - User Defined Section ***

END;

这些是我将要使用测试台的条件…但需要一个VHDL等效物

打开HDL长凳窗口。在初始化计时窗口中，选择 选择单时钟。将时钟高位时间和时钟低位时间设置为50 ns，输入设置时间和输出有效延迟为10 ns，初始 试验台的长度为2500 ns。检查完值后，单击 结束

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我发现了不同的VHDL语言网站。。。但我不能真正澄清任何事情。如果需要更多的细节，我会尽力提供

你有哪种工具和版本？从11.1开始，Xilinx®不再支持。Xilinx指向各种工具版本的设计和模拟指南。从实用的角度来看，任何关于如何测试组件的建议都是建立在知道它的功能的基础上的，并且从它的接口列表中不容易看出它的功能或顶部。我的顶部是一个电路原理图。也许我发布它会有所帮助？？感谢您提供的XAPP199链接。我现在正试着把它用在我的钟上。