VHDL测试台过模拟

为什么要用VHDL创建测试台/测试床？坐在模拟器中操纵信号以确保VHDL代码正确运行不是同样好吗？

创建一个测试台

您可以随时重新运行它，并随着设计的发展进行扩展

您可以进行自检—将输出与预期值进行比较，在出现任何错误时进行断言，并报告任何错误的摘要

您可以使用完整的编程语言生成综合测试，如果设计太大而无法测试每个输入值，则可以生成随机测试

您可以读取由Matlab或其他任何程序生成的文件，并将结果文件写入Matlab中进行处理和显示，以证明其准确性

除非自检报告错误，否则您永远不需要仔细查看波形，然后显示所有信号以供进一步调试

你可以让你的测试半自动甚至全自动

即使你不做这些，一个最小的测试台，只驱动输入，你必须检查波形，作为以后更好的东西的基础

（感谢Morten）您可以快速修改现有的测试用例，以在模拟中重新创建报告的bug，这使您能够完全了解信号，并能够更快地修复

VHDL测试台通常是可移植的（读/写二进制文件是我所知道的一个例外，但文本文件是可以的），因此您不会被一个特定的工具链所束缚

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我完全支持你，伙计。当我测试我的设计时，我肯定只是强制信号。测试台只有两个真正的好处

沟通

大型测试

说明：

您计划如何向他人展示您的硬件工作正常？您是否计划坐在那里操纵每个输入，然后运行？编写一个自动化测试台或forces文件（在查看器端）效率更高，耗时更少

如果你想测试一百个不同的随机输入呢？还是从文件中读取输入？测试台测试台

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X.您可以快速修改现有测试用例，以在模拟中重新创建报告的错误，这使您能够完全了解信号并更快地进行修复。Y:您可以在集群上自动并行运行多个测试用例，以便在设计变得更大时加快速度。Z：你可以得到一些很好的统计数据，比如代码覆盖率报告，让你对设计中哪些部分没有完全测试有一个很好的了解。