图形化VHDL组件编辑器

在我的许多VHDL设计中，我用HDL创建了许多低级组件（这很好）。然而，当我准备创建多个实例化并在顶层将它们链接在一起时，我发现该文件非常大，在成吨的组件实例化之间传递着成吨的内部信号。它变得有点笨拙和难以理解

相反，我认为如果有一个图形工具来进行高级组件链接，那么更容易理解和更快开发。它将能够解析我的低级HDL文件，确定端口输入/输出，并创建一个块（或该块的多个实例）。然后，我可以使用鼠标在块之间创建连接，并给它们一个文本标签。当我完成后，它将能够自动生成一个VHDL文件，其中包含用于创建内部信号、组件实例化、端口声明等的所有适当语法

我试着用Xilinx原理图编辑器进行实验，但这是一个怪兽，我没有任何运气

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有这样的工具吗？如果它能给我带来90%的快乐。

你应该看看

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Sigasi具有自动完成功能来帮助您进行实例化，并提供快速修复来帮助您进行布线。还有一个高级版本为您提供了实时的图形框图视图（）

我不知道一吨中有多少组件实例，但听起来您需要在设计中添加一些模块化。