VHDL代码中的语法错误

嘿，伙计们，我正在使用VHDL，我的问题陈述如下：

为XOR和XNOR函数编写一个VHDL代码，与上一个实验室会话相同，并在代码中定义另一个输入“x”，如果输入x=1，则F=X1或X2， 否则F=X1或X2。

所以我开始写这段代码：

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY prework IS

PORT ( x1, x2, x : IN STD_LOGIC ;

f: OUT STD_LOGIC ) ;

END prework ;

ARCHITECTURE LogicFunction OF prework IS


PROCESS (x,x1,x2)
BEGIN
if x = '1' then
    f <= (x1 AND NOT x2) OR (NOT x1 AND x2);
else
    f <= NOT((x1 AND NOT x2) OR (NOT x1 AND x2));
end if;
end PROCESS;

END LogicFunction ;

ieee库；
使用ieee.std_logic_1164.all；
实体前期工作是
端口（x1，x2，x:STD_逻辑中；
f：输出标准（U逻辑）；
结束前期工作；
前期工作的架构逻辑功能是
过程（x，x1，x2）
开始
如果x='1'，则
f在
架构
语句之后，您还必须使用
开始
，就像在
过程
之后一样。这方面的错误很明显
 谢谢，先生，我刚开始学习vhdl，所以这是一个愚蠢的错误：）错误消息已经包含了解决方案。