我无法在VHDL的模拟文件中找到错误 IEEE库； 使用IEEE.STD_LOGIC_1164.ALL； 实体测试_加法器_vhdl为 终端测试_加法器_vhdl； 介绍了测试加法器的vhdl结构 恒定时钟周期：时间：=1000纳秒； 元件加法器 端口（A：标准_逻辑中； B：标准逻辑； SUM：输出标准逻辑； 执行：执行标准逻辑）； 端部元件加法器； 信号A:STD_逻辑：='0'； 信号B:STD_逻辑：='0'； 信号和：标准逻辑：='0'； 信号进位：标准逻辑：='0'； 开始 uut：加法器端口映射( A=>A； B=>B； SUM=>SUM； 进位=>进位； ); clk gena：过程 开始 等待100纳秒； A

您没有显示与设计对应的行号。该错误似乎与

A

的信号声明相对应。还有更多的语法错误

语句由分号分隔。接口声明用分号分隔。其他对象声明用分号分隔。多个元素（在这里的关联列表中）用逗号分隔

在复合分隔符“：”和“=”之间有四个信号声明（A、B、SUM、CARRY），用于提供默认值“0”

这些应该是：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity test_adder_vhdl is
end test_adder_vhdl;

architecture Behavioral of test_adder_vhdl is
constant clock_period : time := 1000 ns ;
component adder is
PORT (A: in STD_LOGIC;
     B: in STD_LOGIC;
     SUM: out STD_LOGIC;
     CARRY: out STD_LOGIC);
end component adder;

SIGNAL A: STD_LOGIC : ='0';
SIGNAL B: STD_LOGIC : ='0';
SIGNAL SUM: STD_LOGIC : ='0';
SIGNAL CARRY: STD_LOGIC : ='0';
begin

uut: adder port map(
A=> A;
B=> B;
SUM => SUM;
CARRY => CARRY;
);

clk gena: process
begin
wait for 100 ns;
A <= not A;
end process;

clk genb: process
begin
wait for 50 ns;
B <= not B;
end process;
end Behavioral;

：=

用于表示变量赋值、常量值和对象的默认表达式（值）

在端口映射中，应在关联列表中将“”用作分隔符，而不是“；”

SIGNAL A: STD_LOGIC := '0';
SIGNAL B: STD_LOGIC := '0';
SIGNAL SUM: STD_LOGIC := '0';
SIGNAL CARRY: STD_LOGIC := '0';

最后一个关联不需要逗号（用作分隔符的分隔符）

clk_gena和clk_genb标签中有空格而不是下划线

uut: adder port map (
A=> A,
B=> B,
SUM => SUM,
CARRY => CARRY  -- NO TRAILING SEPARATOR
);

clk_gena:过程
开始
等待100纳秒；
A您没有显示与设计对应的行号。该错误似乎与
A
的信号声明相对应。还有更多的语法错误

语句由分号分隔。接口声明用分号分隔。其他对象声明用分号分隔。多个元素（在这里的关联列表中）用逗号分隔

在复合分隔符“：”和“=”之间有四个信号声明（A、B、SUM、CARRY），用于提供默认值“0”

这些应该是：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity test_adder_vhdl is
end test_adder_vhdl;

architecture Behavioral of test_adder_vhdl is
constant clock_period : time := 1000 ns ;
component adder is
PORT (A: in STD_LOGIC;
     B: in STD_LOGIC;
     SUM: out STD_LOGIC;
     CARRY: out STD_LOGIC);
end component adder;

SIGNAL A: STD_LOGIC : ='0';
SIGNAL B: STD_LOGIC : ='0';
SIGNAL SUM: STD_LOGIC : ='0';
SIGNAL CARRY: STD_LOGIC : ='0';
begin

uut: adder port map(
A=> A;
B=> B;
SUM => SUM;
CARRY => CARRY;
);

clk gena: process
begin
wait for 100 ns;
A <= not A;
end process;

clk genb: process
begin
wait for 50 ns;
B <= not B;
end process;
end Behavioral;

：=
用于表示变量赋值、常量值和对象的默认表达式（值）

在端口映射中，应在关联列表中将“”用作分隔符，而不是“；”

SIGNAL A: STD_LOGIC := '0';
SIGNAL B: STD_LOGIC := '0';
SIGNAL SUM: STD_LOGIC := '0';
SIGNAL CARRY: STD_LOGIC := '0';

最后一个关联不需要逗号（用作分隔符的分隔符）

clk_gena和clk_genb标签中有空格而不是下划线

uut: adder port map (
A=> A,
B=> B,
SUM => SUM,
CARRY => CARRY  -- NO TRAILING SEPARATOR
);

clk_gena:过程
开始
等待100纳秒；
A您没有显示与设计对应的行号。在复合分隔符“：”和“=”之间有四个信号声明（A、B、SUM、CARRY），用于提供默认值“0”。在端口映射中，应在关联列表中将“”用作分隔符，而不是“；”。最后一个关联不需要后面的逗号（它用作分隔符）。clk_gena和clk_genb标签中有空格而不是下划线。标签是单个标识符。修复这些问题后，您的代码将进行分析。无需进一步保修。恒定时钟周期：时间：=1000纳秒；在这行代码中，您没有显示与设计对应的行号。在复合分隔符“：”和“=”之间有四个信号声明（A、B、SUM、CARRY），用于提供默认值“0”。在端口映射中，应在关联列表中将“”用作分隔符，而不是“；”。最后一个关联不需要后面的逗号（它用作分隔符）。clk_gena和clk_genb标签中有空格而不是下划线。标签是单个标识符。修复这些问题后，您的代码将进行分析。无需进一步保修。恒定时钟周期：时间：=1000纳秒；它在这行代码中