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Chisel 如何在3.3中生成negedge reset verilog

Chisel 如何在3.3中生成negedge reset verilog,chisel,Chisel,我们正在与一些后端团队一起进行IC项目的布局和布线。 目前，由3.3生成的verilog代码能够在posedge上进行异步重置。 但由于铸造技术的原因，后端团队需要negedge重置。 答案2生成一个反向复位信号，但仍然带有posedge。 是否需要设置一个开关，以便生成的verilog可以如下所示 always @(posedge clock or negedge reset) begin if (!reset) begin _T_1 <= 4'h0; e

我们正在与一些后端团队一起进行IC项目的布局和布线。 目前，由3.3生成的verilog代码能够在posedge上进行异步重置。 但由于铸造技术的原因，后端团队需要negedge重置。 答案2生成一个反向复位信号，但仍然带有posedge。 是否需要设置一个开关，以便生成的verilog可以如下所示

  always @(posedge clock or negedge reset) begin
    if (!reset) begin
      _T_1 <= 4'h0;
    end else begin
      _T_1 <= io_d;
    end
  end

始终@（posedge时钟或negedge重置）开始
如果（！重置）开始
_图1