Constraints 晶格菱形时钟约束，无法正确识别信号、端口、引脚、网络

该设计具有2.08 mhz的内部振荡器。编译、放置和路由后，2.08逻辑没有报告任何计时错误。异步时钟输入（100 MHz速率）有定时错误。尝试使用约束设置时钟速率。我似乎无法正确识别设置约束的网络、pin或端口。它失败，出现以下警告

constraint.lcd文件行是：create_clock-period 50.000000-name clk1[get_nets pin22_c]

-------------将约束与此消息一起使用失败--------------------- 警告-找不到与pin22_c匹配的NET类型的对象； 警告-忽略约束：create_clock-period 50.000000-name clk1[get_nets pin22_c]

------------在使用约束文件之前先创建报表----------------------- 约束：创建时钟周期5.000000-name clk1[get_nets pin22_c] 119个项目得分，检测到21个计时错误

错误：以下路径违反要求2.088ns 逻辑详细信息：单元类型Pin类型单元名称时钟网络+/-

来源：来自pin22\U c的FD1P3IX CK\so/sireaddone\U 30+ 目的地：FD1S3AX D\so/shiftreg_i4至引脚22_c+

延迟：6.928ns 27.8%逻辑，72.2%路由，4个逻辑电平。 约束详细信息：

6.928ns数据路径\so/sireaddone\U 30到\so/shiftreg\U i4 小于5.000ns的延迟约束

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0.160ns L_要求总计4.840ns乘以2.088ns

整天与lattice diamond努力设置时钟约束。。。终于弄明白需要做什么了

处理设计以获得网络列表 我使用了一个空的constraint abc.lcd文件，所以它在文件列表中 右键单击此文件列表选项卡并使用lcd编辑器打开 现在双击源框和选定的时钟端口，选择pin22 双击其他框并输入所需的值 然后在“文件”下单击“保存”以保存文件 重新运行该过程，一切正常，时钟设置为20 MHz 要快乐，但不要失望！ 然后查看文件，发现语法甚至不接近手册中的状态

创建时钟周期50.000000-name asyncclk[get_port{pin22}]

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请单击分数旁边的复选标记将此答案标记为已接受答案，而不是编辑问题的标题。我投票将此问题作为离题题结束，因为它属于on