Dynamic Vivado 2015.2是否支持SV动态查询？

我使用的是Xilinx Vivado 2015.2 64位

运行以下模拟时，我遇到以下错误：

致命错误：Vivado模拟器内核发现异常情况，无法恢复。进程将终止

现在学习模块：

module q();
wire a,b;
endmodule

module tb_q();
reg a,b;
int gan [4] [$];
initial
    begin
    gan[2].push_back(67);
    $monitor("gan= %p",gan);
    end
endmodule

模块测试台：

module q();
wire a,b;
endmodule

module tb_q();
reg a,b;
int gan [4] [$];
initial
    begin
    gan[2].push_back(67);
    $monitor("gan= %p",gan);
    end
endmodule

任何帮助都将不胜感激

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谢谢。

我认为SystemVerilog的模拟器支持仅限于可合成的子集

我认为SystemVerilog的模拟器支持仅限于可合成的子集

你的评论很有帮助。这是否意味着所有的系统Verilog结构都不能合成？是否有任何其他合成/模拟工具提供完整的可合成系统Verilog支持？否。这意味着Vivado simulation将不支持任何SystemVerilog构造，除非它也是可合成的。队列是不可合成的。结构和枚举是可合成的。我刚才在谷歌上搜索了不可合成子集的用途。我是否可以得出结论，Vivado 2015.2即使出于测试目的，也不支持不可合成的SV构造？但它支持Verilog不可合成的结构，如$monitor，主要用于测试。Dave_59的回答会让我明白。你的评论很有帮助。这是否意味着所有的系统Verilog结构都不能合成？是否有任何其他合成/模拟工具提供完整的可合成系统Verilog支持？否。这意味着Vivado simulation将不支持任何SystemVerilog构造，除非它也是可合成的。队列是不可合成的。结构和枚举是可合成的。我刚才在谷歌上搜索了不可合成子集的用途。我是否可以得出结论，Vivado 2015.2即使出于测试目的，也不支持不可合成的SV构造？但它支持Verilog不可合成的结构，如$monitor，主要用于测试。Dave_59的回答会让我明白。