Fpga 微火山正在被重置

我用的是Atlys Spartan6 xc6slx45。 我在运行程序时出现以下错误：

1. Check whether board is connected to the system properly.
2. In case of zynq board, check whether Digilent/Xilinx cable switch   settings are correct.
3. If you are using Xilinx Platform cable USB, ensure that status LED is green.

MicroBlaze is under RESET. Check if the Reset input to MicroBlaze and its  Bus Interfaces are connected properly
UNABLE to STOP MicroBlaze

文件系统.ucf：

#  Generic Template
Net fpga_0_clk_1_sys_clk_pin TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;
## Net fpga_0_clk_1_sys_clk_pin LOC=;
Net fpga_0_rst_1_sys_rst_pin TIG;
## Net fpga_0_rst_1_sys_rst_pin LOC=;

system.mhs的一些详细信息：

PORT fpga_0_clk_1_sys_clk_pin = CLK_S, DIR = I, SIGIS = CLK, CLK_FREQ =    50000000
PORT fpga_0_rst_1_sys_rst_pin = sys_rst_s, DIR = I, SIGIS = RST,  RST_POLARITY = 0

BEGIN clock_generator
PARAMETER INSTANCE = clock_generator_0
PARAMETER C_CLKIN_FREQ = 50000000
PARAMETER C_CLKOUT0_FREQ = 66666666
PARAMETER C_CLKOUT0_PHASE = 0
PARAMETER C_CLKOUT0_GROUP = NONE
PARAMETER C_CLKOUT0_BUF = TRUE
PARAMETER C_EXT_RESET_HIGH = 0
PARAMETER HW_VER = 4.03.a
PORT CLKIN = CLK_S
PORT CLKOUT0 = clk_66_6667MHz
PORT LOCKED = Dcm_all_locked
PORT RST = Debug_SYS_Rst
END


BEGIN proc_sys_reset
PARAMETER INSTANCE = proc_sys_reset_0
PARAMETER C_EXT_RESET_HIGH = 0
PARAMETER HW_VER = 3.00.a
PORT Slowest_sync_clk = clk_66_6667MHz
PORT Ext_Reset_In = sys_rst_s
PORT MB_Debug_Sys_Rst = Debug_SYS_Rst
PORT Dcm_locked = Dcm_all_locked
PORT MB_Reset = mb_reset
PORT Bus_Struct_Reset = sys_bus_reset
PORT Peripheral_Reset = sys_periph_reset
PORT Interconnect_aresetn = proc_sys_reset_0_Interconnect_aresetn_0
END

我应该为重设设置什么值才能使用microblaze。

Digilent已经使用了microblaze，您应该从中获得战利品

否则，UCF文件没有位置约束。时钟是哪根针？哪一个是重置？你必须告诉工具

从AC97参考设计中，如果将这些放在UCF中（并删除所有其他内容），则可以：

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您应该注意到microblaze系统需要一个50MHz的时钟，而主板上的时钟是100MHz，您应该确保您的系统仍然可以进行此更改。您还必须适当地调整system.mhs。

我不明白您的这句话是什么意思：“您应该注意，microblaze系统需要一个50MHz的时钟，而您板上的时钟是100MHz，您应该确保您的系统仍然可以进行此更改”？？在.mhs和original.ucf中，该时钟被声明为50MHz时钟。电路板上的时钟为100MHz。您必须至少修改.ucf（我给出的代码具有modif）和.mhs以反映现实。我认为EDK可能会处理此更改，但您可能必须手动更改时钟ip。我按照您所说的更改了.ucf，并在.mhs中执行此操作“CLK_FREQ=100000000”但是当我运行SDK时，我得到了相同的错误。然后我建议您尝试Digilent的参考设计，并确保您的工具设置正确。PhysDesignRules:2449-PLL\u ADV实例时钟发生器\u 0/时钟发生器\u 0/PLL0_INST/使用\u PLL\u ADV.PLL\u ADV INST的VCO工作频率计算值为2000.000000兆赫。这低于该设备的PLL VCO频率400.000000-1080.000000 MHz的工作范围。请调整输入频率CLKINx_周期、乘法因子CLKFBOUT_MULT或除法因子DIVCLK_DIVIDE，以便在该设备的额定工作范围内实现VCO频率。

Net fpga_0_clk_1_sys_clk_pin LOC = "L15" | IOSTANDARD = "LVCMOS33";
Net fpga_0_rst_1_sys_rst_pin LOC = "T15" | IOSTANDARD = "LVCMOS33" | TIG;
Net fpga_0_clk_1_sys_clk_pin TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 100000 kHz;