Matlab到HDL代码转换的时序问题

我使用Matlab HDL编码器Matlab ver R2012b将Matlab代码转换为VHDL。但在时间安排上似乎存在一些问题。 我使用Matlab提供的“Cosimulation”工具验证了生成的代码，它似乎工作得很好。现附上以下生成的报告：

=========================================================================
HDL Synthesis Report

Macro Statistics
# Multipliers : 12
11x11-bit multiplier : 2
12x12-bit multiplier : 10
# Adders/Subtractors : 16
13-bit adder : 5
15-bit adder : 7
17-bit adder : 3
23-bit adder : 1
# Comparators : 12
23-bit comparator lessequal : 1
24-bit comparator greatequal : 1
24-bit comparator lessequal : 10

=========================================================================
=========================================================================
Advanced HDL Synthesis Report

Macro Statistics
# MACs
: 1
11x11-to-23-bit MAC : 1
# Multipliers : 11
11x11-bit multiplier : 1
12x12-bit multiplier : 10
# Adders/Subtractors : 15
11-bit adder : 11
12-bit adder : 4
# Comparators : 12
23-bit comparator lessequal : 1
24-bit comparator greatequal : 1
24-bit comparator lessequal INFO:TclTasksC:1850 - process run : Synthesize - XST is                         done.
: 10


Timing Summary:
---------------
Speed Grade: -10

Minimum period: No path found
Minimum input arrival time before clock: No path found
Maximum output required time after clock: No path found
Maximum combinational path delay: 94.592ns

有人能解释一下时间概要以及为什么它显示“未找到路径”吗。此外，这是否意味着代码可能无法移植到FPGA上

---

附言：我对使用这个工具还不熟悉，对VHDL也不太了解。因此，如果有人能以一种简单的方式解释为什么会发生这种情况，我们将不胜感激。

显然，您已经创建了一个未锁定的设计，这就是为什么计时分析只报告组合路径。您将需要学习如何创建时钟和流水线，通过HDL编码器改进糟糕的速度设计。我承认我放弃了HDL编码器，发现简单地编写VHDL更容易。我倾向于在这些事情上信任Brian。对于我们其他人，你可以谷歌MATLAB HDL编码器文件类型：pdf和前六个左右的Mathworks pdf文件，这些文件讲述了如何做到这一点。谢谢你的回复。我已经浏览了有关HDL编码器的互联网资源，但大多数都讨论了如何使用该工具。我对这个工具已经很熟悉了，尽管我仍然不知道如何编写代码，以便将它转换为时钟设计。如果有人能帮我解决这个问题，那将是一个很大的帮助。