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Memory management 无法释放verilog中的强制寄存器

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我的强制力有问题，我无法释放为我的寄存器设置的力。我使用的发布代码是否编码错误

我的测试台中的力编码： 注：ram是一个寄存器

但从我得到的结果来看

它应该释放“b0”中的值，但不释放。

Verilog和SystemVerilog LRM不允许对压缩数组（向量）的位选择执行
强制
。一些工具已经得到了增强以允许这样做，但我猜它们并没有同时增强
release
。试一试


 release test.P2.ram[001];



我还会尝试在发布后将该位显式设置为1'b1，以确保该位保持为0不是巧合。
仍然相同，我猜原因是无法发布强制压缩阵列。您应该向工具供应商报告这一点。强制/释放需要使用相同数据类型的变量。您需要找到另一种方法来损坏
ram
。

 release test.P2.ram[001];