Verilog Modelsim测试台未生成控制台输出

我为我的家庭作业设计了一个单元

module homework1(a, b, sel, y);

input signed [7:0] a, b;
input [1:0] sel;
output reg signed [7:0] y;

always @(a or b or sel) begin
    case (sel)
        2'b00: y = a + b;
        2'b01: y = a - b;
        2'b10: y = (a > b) ? a : b;
        2'b11: y = (a > b) ? b : a;
    endcase
end

endmodule

我在这里设计了一个非常简单的测试台文件来运行Modelsim

module testbench();

reg signed [7:0] a, b;
reg [1:0] sel;
wire signed [7:0] y;

homework1 target(a, b, sel, y);

initial begin
    $display("Hello!");
    $monitor($time, "a = %d, b = %d, sel = %b, y = %d", a, b, sel, y);
    #10 sel = 0; a = 32; b = 25;
     #10 a = 46; b = 0;
     #10 a = 18; b = 52;
     #10 a = 37; b = 37;
     #10 a = 37; b = 37;
     #10 $stop;
end

endmodule

我使用Modelsim来运行测试台，虽然输出的波形与预期一致，但没有文本输出。有什么想法吗

它似乎适用于旧版本的Modelsim。我现在用的是10.3d。任何可能导致此问题的设置

---

尝试使用

-displaymsgmode=both

可选参数运行模拟。由于displaymsgmode设置为wlf，这些消息可能对您的成绩单隐藏

---

有关更多信息，请参见第581页的。

尝试使用

-displaymsgmode=both

可选参数运行模拟。由于displaymsgmode设置为wlf，这些消息可能对您的成绩单隐藏

---

有关更多信息，请参见第581页的。

@toolic我尝试了

$finish

和

#10两者没有任何区别。@toolic我试过
$finish
和
#10两者没有显示任何差异。