Specman e：有没有办法连接一个简单的#u端口'；s到否定的verilog端口的hdl_路径？

我有一个带复位端口的

信号映射图

。许多环境使用此

信号映射

单元。问题在于复位端口始终处于低激活状态，但在一种环境中，它处于高激活状态。对于所有将重置端口称为活动低电平的环境，已经有很多通用逻辑，我希望按原样使用。 我可以将端口连接到一个否定的verilog端口吗（它将解决我所有的问题）？大概是这样的：

keep reset_port.hdl_path() == not "reset_port_in_verilog";

额外的复杂性：

信号映射

单元已经有

hdl\u路径

，即实际的

reset\u端口。hdl\u paht（）

是

“~my\u design\u模块。一些长路径。verilog中的reset\u端口”

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你会怎么做？感谢您的帮助

您的意思是，在您的大多数环境中，您希望

event reset is fall(reset_port$);

在一个环境中，有

event reset is only rise(reset_port$);

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？

我认为唯一的解决办法是举办不同的活动。也许是这样的-

type env_name_t : [ENV_0, ENV_1, ENV_2];

// for most monitors:
unit monitor {
    name : env_name_t;
    !smp : signal_map;
    event reset is rise(smp.reset_sig$);
};

extend ENV_1 monitor {
    event reset is only fall(smp.reset_sig$);
};

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是的，我有一个完整的SA环境，带有监视器，具有多次实例化的重置事件。顶部环境仅连接SA环境的信号映射。。我无法覆盖SA的重置事件，因为它将更改所有环境的重置事件。。。因此，我不认为覆盖事件可以解决这个问题