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Syntax 这个操作符“=>”在verilog中是什么意思

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我正在研究处理器的一些代码。然而，我被困在这里；我无法理解这样的代码：

if (FROMCE)
  ( CENeg => DQ0 ) = tpd_CENeg_DQ0;
我在谷歌上搜索了=>操作符，但没有得到任何有用的东西。有人能帮我吗？

这是一个依赖于状态的模块路径延迟。如果FROMCE为true，则存在从CENeg到DQ0的路径，延迟为tpd_CENeg_DQ0。
请参见1800-2017 LRM第30.4.4.2节中的示例。代码在此处。您应该用谷歌搜索前面出现的最近的关键字：specify或specparam。