Verilog vivado中项目模式和非项目模式的主要区别是什么？
当合成完成后，我会得到很多文件，比如.fw、.mcs、.prm以及.bit文件，我们可以将这些文件（而不是.bit文件）转储到FPGA中吗？项目模式和非项目模式孰优孰劣？编码是在verilog中完成的。最好的解释可能在Xilinx文档UG892中找到，该文档可以从他们的网站下载。第2章第18页给出了详细信息： 基本上，在项目模式下，您可以添加复制到新目录结构中的文件，设置选项并设置所需的合成/放置和路由运行，然后Vivado管理acutal命令运行。它更像是IDE中的一个按钮流，但也可以编写脚本（同样，所有的设置都在前端，然后你基本上说“go”，它会解决它需要做什么） 在非项目流程中，您可以完全控制编译过程（不复制文件，它们只是从您给定的位置使用）和合成过程，并管理自己运行的所有设置和命令。编写脚本需要具备TCL知识，但文档中有示例流 我们使用非项目流，因为它不使用二进制项目文件，并且完全由TCL和Makefiles编写脚本（这不是Vivado工作方式的一部分，但使我们的生活变得更加轻松）。虽然设置起来有点棘手，但它提供了更多的控制，允许您在任何时候检查设计，并且更容易放入版本控制系统，因此您可以跟踪约束和构建选项中的更改Verilog vivado中项目模式和非项目模式的主要区别是什么？,verilog,xilinx,synthesis,vivado,Verilog,Xilinx,Synthesis,Vivado,当合成完成后，我会得到很多文件，比如.fw、.mcs、.prm以及.bit文件，我们可以将这些文件（而不是.bit文件）转储到FPGA中吗？项目模式和非项目模式孰优孰劣？编码是在verilog中完成的。最好的解释可能在Xilinx文档UG892中找到，该文档可以从他们的网站下载。第2章第18页给出了详细信息： 基本上，在项目模式下，您可以添加复制到新目录结构中的文件，设置选项并设置所需的合成/放置和路由运行，然后Vivado管理acutal命令运行。它更像是IDE中的一个按钮流，但也可以编写脚