System verilog 在Riviera PRO中，如果任何断言失败，如何返回非零退出代码_System Verilog_Assertion

System verilog 在Riviera PRO中，如果任何断言失败，如何返回非零退出代码

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System verilog 在Riviera PRO中，如果任何断言失败，如何返回非零退出代码,system-verilog,assertion,System Verilog,Assertion,如果我的任何一个SystemVerilog断言在模拟过程中失败，我试图让Riviera PRO返回一个非零退出代码。但我似乎不知道如何从命令行或Tcl脚本中获得这一点有人知道怎么做吗？不要将模拟器的退出代码与模拟状态（通过/失败）混淆。对于我所知道的所有模拟器，非零退出代码只意味着运行可执行文件时出现问题（编译错误、内存不足等），通常通过解析日志文件来确定模拟运行是否通过

如果我的任何一个SystemVerilog断言在模拟过程中失败，我试图让Riviera PRO返回一个非零退出代码。但我似乎不知道如何从命令行或Tcl脚本中获得这一点

有人知道怎么做吗？

不要将模拟器的退出代码与模拟状态（通过/失败）混淆。对于我所知道的所有模拟器，非零退出代码只意味着运行可执行文件时出现问题（编译错误、内存不足等），通常通过解析日志文件来确定模拟运行是否通过