System verilog 示例代码中kill()的作用是什么
我正在阅读UVM包附带的UVM示例,我有一个问题来自 simple/basci_examples/pkg/test.v 有以下几行:System verilog 示例代码中kill()的作用是什么,system-verilog,uvm,System Verilog,Uvm,我正在阅读UVM包附带的UVM示例,我有一个问题来自 simple/basci_examples/pkg/test.v 有以下几行: initial begin set_config_int("mu.*", "data", 101); set_config_string("mu.*", "str", "hi"); set_config_int("mu.l1&q
initial begin
set_config_int("mu.*", "data", 101);
set_config_string("mu.*", "str", "hi");
set_config_int("mu.l1", "data", 55);
set_config_object("mu.*", "obj", bar);
mu.print_config_settings("", null, 1);
uvm_default_printer = uvm_default_tree_printer;
mu.print();
factory.print(1);
run_test();
mu.print();
end
initial
#5 mu.l1.kill(); // <- this line meaning
endmodule
初始开始
设置配置int(“mu.*”、“数据”,101);
设置配置字符串(“mu.*”、“str”、“hi”);
set_config_int(“mu.l1”,“data”,55);
设置配置对象(“mu.*”、“obj”、条);
mu.打印配置设置(“,空,1);
uvm_default_printer=uvm_default_tree_printer;
mu.print();
工厂印刷(1);
运行_测试();
mu.print();
结束
最初的
#5 mu.l1.kill();// uvm\u组件::kill()
方法已从uvm 1.2及更高版本中删除。它是OVM(UVM的前身)遗留下来的,甚至建议不要使用kill()
此外,与UVM一起发布的示例对于学习UVM也不是很好。它们大多是UVM开发人员用来检查功能的快速测试。README.txt文件甚至说了这一点。更好的地方是uvm\u组件::kill()方法已从uvm 1.2及更高版本中删除。它是OVM(UVM的前身)遗留下来的,甚至建议不要使用kill() 此外,与UVM一起发布的示例对于学习UVM也不是很好。它们大多是UVM开发人员用来检查功能的快速测试。README.txt文件甚至说了这一点。一个更好的地方是