System verilog 显式预测UVM-RAL_System Verilog_Verification_Uvm

System verilog 显式预测UVM-RAL

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有人知道我在哪里可以找到UVM-RAL明确预测因子的例子吗？我四处寻找，但什么也没找到。或者如果有人能复制/写一个简单的例子

非常感谢，这是一个很好的例子。给出了一个具有显式预测的模型

为方便起见，下面添加了显式预测的主代码（从链接）

在本例中，自动预测设置为0。 uvm_reg_预测器的总线输入端口连接到代理的监视器端口。这将在总线上看到事务时触发写操作。然后预测器将获得地址（使用适配器和映射）并更新寄存器模型

从用户的角度来看，这些连接就足够了

  jb_env_cfg.jb_reg_block.reg_map.set_auto_predict( .on( 0 ) );
  jb_reg_predictor.map     = jb_env_cfg.jb_reg_block.reg_map;
  jb_reg_predictor.adapter = jb_agent.jb_reg_adapter;
  jb_agent.jb_ap.connect( jb_reg_predictor.bus_in );