Time 在Verilog中创建可合成的时间延迟
我试图创建一个时间延迟，它将合成，而不仅仅是在我的模拟中工作。延迟需要为1.439548毫秒或尽可能接近该精度。我使用的是Lattice Diamond和MACHX02 7000HE FPGA。 延迟用于等待数据事务之间所需的指定时间。 到目前为止，我使用一个内部振荡器来运行一个单独的计数器，该计数器用于以指定的时间间隔（38400波特时使用2.15Mhz）一次输出一位数据。Time 在Verilog中创建可合成的时间延迟,time,delay,verilog,synthesize,lattice-diamond,Time,Delay,Verilog,Synthesize,Lattice Diamond,我试图创建一个时间延迟，它将合成，而不仅仅是在我的模拟中工作。延迟需要为1.439548毫秒或尽可能接近该精度。我使用的是Lattice Diamond和MACHX02 7000HE FPGA。 延迟用于等待数据事务之间所需的指定时间。 到目前为止，我使用一个内部振荡器来运行一个单独的计数器，该计数器用于以指定的时间间隔（38400波特时使用2.15Mhz）一次输出一位数据。 我需要使用另一个时钟/计数器来延迟吗？如果是这样，是否有人熟悉如何定义和使用该板上的时钟？我很困惑，这是我课程的最后一个
我需要使用另一个时钟/计数器来延迟吗？如果是这样，是否有人熟悉如何定义和使用该板上的时钟？我很困惑，这是我课程的最后一个要求。非常感谢您的帮助。使用内部振荡器和计数器获得正确的时间延迟。计数器值是由以2.15 MHz频率输出我的40个数据位所需的时间决定的。为什么不使用另一个使用2.15 MHz时钟的计数器来创建
1.439548 ms的延迟