如何在Verilog中实现可合成的DPLL？

在可合成Verilog中实现全数字锁相有什么直接的方法吗？所有的东西（包括VCO）都应该被合成。我希望锁定的信号约为系统时钟频率的0.1-1%。我使用的是我从1980年IEEE论文中重建的一个，但它的性能不如广告中的好

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为简单起见，锁可以在二进制脉冲信号上工作

在FPGA设计中，我通常使用内置的DCM或PLL

旋风分离器2最多内置4个PLL

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看一看。

这个问题被标记为FPGA，您使用的是哪种设备系列？Altera Cyclone 2，至少在原型阶段是这样。时钟是一个外部烤箱稳定的晶体，所以我们有一个稳定的时基。这可能会有助于了解，你正在试图实现这个DPLL。你想把频率乘以多少？输入频率恒定吗？内置的PLL可以用于时钟同步和合成（我用它从10MHz时钟源获取200MHz系统时钟）。但它们非常有限。对于任何类型的DSP来说，它们都有巨大的抖动（它们被设计为同步而不是去抖动），它们也不是非常灵活，在合成时完全定义，最重要的是，板载PLL可以锁定的最小频率约为10 MHz，大约比我的信号频率高10倍。是的，如果你试图锁定一个慢时钟，车载设备将不会有多大用处。您可以检查示例代码。