Verilog 在嵌套分配中不分配HiZ的双向信号_Verilog

Verilog 在嵌套分配中不分配HiZ的双向信号

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Verilog 在嵌套分配中不分配HiZ的双向信号,verilog,Verilog,当使用嵌套分配将HiZ和1'b0信号分配给双向端口时，我总是在输出中得到1'b0 我正在尝试为我的设计创建一个双向端口 assign sig_bidir = (state==state1 || state==state2|| state==state3)? (sig1? 1'b0: 1'bZ): 1'bZ; 当状态匹配发生时，sig_bidir卡在1'b0。根据sig1的状态，它应该适当地遵循1'b0或HiZ。我在调试过程中找到了答案。这与上述声明无关。上述声明是正确的。请显示所有信号及其当前

当使用嵌套分配将HiZ和1'b0信号分配给双向端口时，我总是在输出中得到1'b0

我正在尝试为我的设计创建一个双向端口

assign sig_bidir = (state==state1 || state==state2|| state==state3)? (sig1? 1'b0: 1'bZ): 1'bZ;

当状态匹配发生时，sig_bidir卡在1'b0。根据sig1的状态，它应该适当地遵循1'b0或HiZ。

我在调试过程中找到了答案。这与上述声明无关。上述声明是正确的。

请显示所有信号及其当前值的声明。