Verilog 时钟、复位和启用信号统称为什么？_Verilog

Verilog 时钟、复位和启用信号统称为什么？

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我想在时钟、重置和启用信号之前添加注释。这些信号有一个好的集合术语吗

(
  // ???
  input CLOCK,
  input RESET,
  input ENABLE,

  // Interconnect
  output [15:0] ADDR,
  ...
);

使用，我们倾向于描述CPU和其他组件之间有3条总线-地址总线、数据总线和控制总线

这里，这些似乎是控制信号，所以这就是我要说的。

我们倾向于描述CPU和其他组件之间有3条总线——地址总线、数据总线和控制总线

这里，这些似乎是控制信号，所以这就是我想要的