VHDL不区分大小写

我见过使用VHDL关键字的大写字母，可能是出于编码风格的原因，比如IF-THEN-ELEIF-ELSE-END IF；图书馆IEEE；使用数字_std.ALL；然而，它说VHDL“在大多数情况下，语言是不区分大小写的”。因此，我假设上面列出的所有关键词也可以用小写字母书写

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有谁对关键字必须（或必须）大写的少数例外情况有很好的了解吗？

据我所知，VHDL中唯一区分大小写的是

字符

和

字符串

类型的文本（代码中的固定值）。因此，例如，

std_逻辑

类型是

字符

s的枚举类型。对于任何

字符

而言，大写字母不同于小写字母。例如，

'X'

和

'X'

是不同的字符。因此，例如，如果要将

'X'

赋值给

std\u逻辑类型的对象，则必须使用大写
'X'
而不是小写
'X'
，因为这就是
std\u逻辑类型的定义方式。例如：

my_signal <= 'X'; 

my_信号为增加混淆，扩展标识符区分大小写<代码>\bus\
和
\bus\
是不同的标识符（来自VHDL LRM）。我知道另一种情况是“Z”，表示三态。不能用“z”代替“z”。但是，如果我错误地使用它，“z”和“x”意味着什么？在：TYPE enum是（idle，fill，heat，wash，drain）语句中，“idle，fill，heat，wash，drain”区分大小写吗？@Cindy-不，它们不是字符串，因此不区分大小写。那“good knowledge”就是LRM。有些人喜欢用大写字母写关键字。有些人喜欢用小盒子写。语言不在乎。无论你做什么，坚持一个并保持一致。
my_signal <= 'x';