在vhdl中注册文件,不使用case语句

在vhdl中注册文件,不使用case语句,vhdl,Vhdl,你能帮我用vhdl描述这个方案吗?我想写一个1KB的寄存器文件。它由用于写入的解码器(10到1024)、1024个寄存器、用于读取的多路复用器(1024到1)组成 我只知道如何实现这样的多路复用:m(0)参见IEEE 1076-2008 8.4索引名称。对于寄存器文件,想象一下regf类型是std_逻辑_向量(31到0)的数组(0到1023);'信号regfile:regf;信号读取地址:标准逻辑向量(9到0);一些信号:标准逻辑向量(31到0)。读多路复用器可以用some_signal@use

你能帮我用vhdl描述这个方案吗?我想写一个1KB的寄存器文件。它由用于写入的解码器(10到1024)、1024个寄存器、用于读取的多路复用器(1024到1)组成


我只知道如何实现这样的多路复用:
m(0)参见IEEE 1076-2008 8.4索引名称。对于寄存器文件,想象一下regf类型是std_逻辑_向量(31到0)的数组(0到1023);'信号regfile:regf;信号读取地址:标准逻辑向量(9到0);一些信号:标准逻辑向量(31到0)。读多路复用器可以用
some_signal@user1155120来描述,谢谢!那么解码器呢?我也可以这样实现它吗?如果没有一个或多个细节,您的附加问题就不清楚了。如果您的意思是如何在寄存器文件中选择要写入的位置,请使用索引名称作为赋值语句的目标。@user1155120 ok,不要回答它。关于mux,为什么
std_逻辑_向量(31到0)
不是
std_逻辑_向量(9到0)
?我们需要10位从1024个输入中进行选择