为什么vhdl中的代码没有模拟任何东西？（测试台和设计）

我认为，您的测试台缺少一行：

--

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;


entity D_flip_flop is

port ( 

        D : in STD_LOGIC;
        Q : inout STD_LOGIC;
        Q_tonos : out STD_LOGIC;
        CLK : in STD_LOGIC;
        RST : in STD_LOGIC
        );

end D_flip_flop;

architecture Behavioral of D_flip_flop is

begin

process_flip_flip: process

begin

wait until CLK'EVENT AND CLK = '1';

if(RST='1') then

    Q <= '0';
    else 
    Q <= D;
    end if;
    Q_tonos <= not Q;

end process process_flip_flip;
end Behavioral;

-------------------------

--testbench

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;



ENTITY test_flip_flop IS

END test_flip_flop;

ARCHITECTURE tb OF test_flip_flop IS 



    COMPONENT D_flip_flop
    PORT(

         D : IN  std_logic;
         Q : INout  std_logic;
         Q_tonos : OUT  std_logic;
         CLK : IN  std_logic;
         RST : IN  std_logic
        );
    END COMPONENT;



   signal D : std_logic ;

   signal CLK : std_logic ;

   signal RST : std_logic ;



   signal Q : std_logic;



   signal Q_tonos : std_logic;


   constant CLK_period : time := 10 ns;
   signal stopClk : boolean;

BEGIN

    -- Instantiate the Unit Under Test (UUT)
   dut: D_flip_flop PORT MAP (

          D => D,
          Q => Q,
          Q_tonos => Q_tonos,
          CLK => CLK,
          RST => RST
        );

   CLK_process :process

   begin

        while not stopClk loop

        CLK <= '0';
        wait for CLK_period/2;
        CLK <= '1';
        wait for CLK_period/2;
        end loop;
        wait;
   end process CLK_process;


   -- Stimulus process

   stim_proc: process
   begin        


      -- insert stimulus here 
        D <= '0';
        RST <= '1';
        wait for 100 ns;

        D <= '0';
        RST <= '0';
        wait for 100 ns;

        D <= '1';
        RST <= '0';
        wait for 100 ns;

        D <= '1';
        RST <= '0';
        wait for 100 ns;

        wait;
   end process;

END;

这样，当测试完成时，时钟stopClk信号关闭时钟发生器，模拟完成。它结束是因为它达到了一种称为事件饥饿的状态。每次执行包含信号分配的代码行时，都会将一个事件添加到模拟器事件队列的待办事项列表中。如果您创建了这样一种情况，即没有这样的行继续执行，那么事件队列将变为空。这是饥饿事件。模拟器检测到这一点，模拟停止。如果你想想，它还能做什么

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没有这个额外的行，模拟永远运行，因为时钟生成过程永远执行信号分配，所以事件队列永远不会空。

不是真正的答案，而是：考虑使用RISIGIN EGECLK，或者如果CLK＝'1'和CLK'事件，而不是等待。并非所有的Synthesis工具都支持这种代码，而且在专业领域很少看到这种代码

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p、 s.stopClk信号未被驱动或是否被驱动？您的TB时钟是由这一点决定的，但我猜在整个模拟过程中它仍然是“u”。除非在模拟中强制执行。

您还没有真正描述您的问题。你想让这段代码做什么，它做什么？它应该是vhdl中的d触发器，但当我模拟以查看中的图表时，没有给出任何信息，我也不知道出了什么问题。。时钟也不工作，我不知道代码出了什么问题。如果时钟不工作，请减少代码，这样就只剩下时钟进程和所需的信号声明。那么错误就会更加明显。

    D <= '1';
    RST <= '0';
    wait for 100 ns;

    stopClk <= TRUE;  -- add this line

    wait;
  end process;

END;