VHDL错误-STD逻辑类型未知

我用VHDL构建了一个框图。当我试图编译时，我不断地得到以下错误

line 15: Error, 'std_logic' is not a known type.
line 16: Error, 'std_logic_vector' is not a known type.

谷歌上的大多数答案都说这可能是IEEE库或其他软件包的问题

我的设计中有以下库：

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;"

---

我不明白为什么它总是给我一个错误。我认为使用ieee库就足以处理std_逻辑和std_逻辑向量

从你的描述中不清楚哪里错了。一个小的代码片段会有所帮助。正如你所知，图书馆；仅足以使ieee库可用。如果没有use语句，您必须在该库中的所有内容前面加上ieee。。不过，您确实有use语句，所以这不是问题所在。我建议尝试一个最小的测试用例，以确保您的工具设置正确，并且没有语法错误混淆它们。如果你没有使用模拟器，那么就切换到模拟器，因为它可以提供更好的错误报告。还要注意，std_logic_arith不是IEEE标准包，您应该使用IEEE.numeric_std或IEEE.std_logic_unsigned。如果不使用内置运算符进行算术运算，请不要使用它们。

第15行和第16行涉及两个输入。一个是std逻辑，另一个是std_逻辑向量。请发布失败的代码，因为提供的信息不够。我有一个方框图。下面是自动生成代码的第15行和第16行。实体Lab9DecodeStageDP是端口时钟1：在std_逻辑中；D2：在标准逻辑中，向量15降到0；在你发布一个合适的例子之前，我们只能猜测。我猜library/use子句放错了位置。我有一个方框图。下面是自动生成代码的第15行和第16行。实体Lab9DecodeStageDP是端口时钟1：在std_逻辑中；D2：在标准逻辑中，向量15降到0@khalid你必须在实体之前提供一切来确定问题所在。好吧，我已经完成了你们在发布问题之前所说的一切。我多次关闭程序并再次打开，但仍然出现相同的错误。然而，几个小时后，方框图正确编译了！！！！它现在运转良好。谢谢