VHDL&；综合w/Quartus简单误差_Vhdl_Modelsim_Synthesis_Quartus

VHDL&；综合w/Quartus简单误差

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VHDL&；综合w/Quartus简单误差,vhdl,modelsim,synthesis,quartus,Vhdl,Modelsim,Synthesis,Quartus,所以我目前正在尝试综合一个设计，显然它太大了，无法编译或其他什么。它在ModelSim中完美地编译和模拟，但在quartus中会抛出以下错误：错误：设计需要491个I/O资源——太多，无法容纳456个在所选设备或设备系列中的任何设备中可用显然，我有491个I/O资源，但只能容纳456（？？）。我不知道这意味着什么，也不知道如何扩展456号码。谷歌搜索让我一事无成。有人知道在这种情况下该怎么办吗非常感谢您可以尝试虚拟管脚分配：您计划如何将数据传输到计算机上或从FPGA传输到计算机上？4

所以我目前正在尝试综合一个设计，显然它太大了，无法编译或其他什么。它在ModelSim中完美地编译和模拟，但在quartus中会抛出以下错误：

错误：设计需要491个I/O资源——太多，无法容纳456个在所选设备或设备系列中的任何设备中可用

显然，我有491个I/O资源，但只能容纳456（？？）。我不知道这意味着什么，也不知道如何扩展456号码。谷歌搜索让我一事无成。有人知道在这种情况下该怎么办吗

非常感谢

您可以尝试虚拟管脚分配：

您计划如何将数据传输到计算机上或从FPGA传输到计算机上？491引脚无法轻松连接到PC。您应该为UART、USB、以太网或PCIe实现或使用IPcore。@Paebbels:谁说它（仅）与计算机通信？我不打算这样做。我只想编译，这样我就可以看到电路合成。可以吗？解决方案1：您可以选择具有更多I/O引脚的更大设备（例如Stratix 5）。解决方案2：或者您可以编写一个包装器来注册所有输出和xor的寄存器值。这减少了输出pincount，而不给编译器优化的机会。解决方案3：生成一个网表-我没有用quartus做过。您正在尝试将491针的设计放入一个包含456个可用针的包中。选择一个更大的包（可能在更大的FPGA上）。